日本東北大學(Tokohu University)教授Hideo Ohno宣佈，已將高性能垂直式穿隧磁阻(perpendicular tunneling magneto-resistance)製程擴展至非揮發性邏輯元件的生產，並表示能以40奈米製程技術製造出內建8Gbit約當容量之非揮發性記憶體的邏輯晶片。該技術與日立合作，在絕緣體與其磁電極之間的介面，應用了大型的垂直磁向異性(magnetic anisotropy)，所產生的緊密垂直架構能讓位元單元(bit cell)尺寸僅是元件面積的4倍，而非64倍。也就是採用TMR技術所產生的邏輯電路尺寸可縮小16倍。同時可達到高密度、低寫入電流(49mA)、124%的穿隧磁阻變化率(tunneling-magneto-resistance ratio)，以及350℃的熱阻性，這意味著該製程能與現有邏輯IC標準製造技術相容。此外他們開發的元件製造成本也較低(因為採用的是較廉價的貴金屬)，做為SoC應用時亦可達到超耗電量效果。

■日本東北大學(Tokohu University)教授Hideo Ohno表示，其研發團隊所製造出的垂直電晶體(vertical transistors)架構元件，單元尺寸可達到4F2，也就是在100mm2面積的晶片上容納8Gbit記憶體，所佔據的單元面積僅5成。

■穿隧磁阻(TMR)效應是用於在硬碟機上記錄資料之自旋閥巨磁阻(spin-valve giant magnetoresistance effect)效應的延伸；在做為自旋閥應用時，電子的自旋會垂直導向一層薄薄的絕緣穿隧障蔽層(tunnel barrier)，實現高密度的「垂直錄寫(perpendicular recording)」。電子的穿隧效應──也就是從一個絕緣體的某一端彈出、又從另外一端彈回──是牛頓物理學所無法解釋的一種量子效應；類似的磁穿隧接面(magnetic tunneling junctions)，則是實現MRAM與各種可編程磁性邏輯元件的效應。

■新的垂直架構邏輯元件製程是由Ohno以及其他東北大學研究人員，與日立(Hitachi)合作的成果；該技術在絕緣體與其磁電極之間的介面，應用了大型的垂直磁向異性(magnetic anisotropy)，所產生的緊密垂直架構能讓位元單元(bit cell)尺寸僅是元件面積的4倍，而非64倍。也就是採用TMR技術所產生的邏輯電路尺寸可縮小16倍。

研究人員表示，他們的TMR技術同時可達到高密度、低寫入電流(49mA)、124%的穿隧磁阻變化率(tunneling-magneto-resistance ratio)，以及350℃的熱阻性；這意味著該製程能與現有邏輯IC標準製造技術相容。此外研究人員也指出，不同於其他競爭性架構，他們開發的元件製造成本也較低(因為採用的是較廉價的貴金屬)，做為SoC應用時亦可達到超耗電量效果。

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